一种基于FPGA的帧同步提取方法的研究

3 仿真结果

同步相关峰的仿真(利用Quartus2.1软件)如图6和图7所示,clk是输入时钟,in是输入数据,sclr是清零信号,out是输出信号｡

用Quartus2.1软件编译适配,一片APEX EP20K400EBC652-1XEP20K400EBC652-1X只用了百分之三十的逻辑单元就可以实现同步提取｡

一个完整的帧同步系统的工作状态包括两种,即捕获状态和锁定状态,并且在一定条件下使它们互相间能自动切换｡当帧同步信号捕捉到时,帧同步系统应立即由捕捉状态转换到锁定状态｡同步提取完成后,只是完成了初始同步,即同步捕获,还要进行同步锁定,以防止假同步和漏同步的发生｡限于篇幅,这儿仅仅讨论了初始同步的实现｡ 通过对帧同步提取的FPGA实现可以看出,补码配对相减匹配滤波法是一个很有效的方法｡它提供了一种将扩频码作为同步信息进而实现帧同步提取的方法,并且在很大程度上节约了FPGA的内部资源｡这儿只是介绍了M序列码作为同步头的实现方案,对于m序列码作为同步头的实现,只要稍微做一下修改,即加一些相应的延时单元就可以实现｡