工程师，为什么要关注JESD204？

　　：目前有一种新型的转换器接口正处于稳步上升的阶段，根据其发展形势，将来它或许会成为首选的转换器协议，那就是JESD204。这种接口在几年前就已经推出了，在经过几次改版之后，它变成了一个很有吸引力的高效转换接口。随着转换精度和速度的增强，对更高效率的接口的需求也日益增加。

　　JESD204不但带了来高效率，并提供了CMOS和LVDS不能满足的速度，大小和价格等优势。采用JESD204的设计不但可以体会到其可以实现高速采样率接口所带来的好处。除此之外，还可以，得益于其针脚的减少，还可以降低其封装大小，同时还可以使电路板的设计更加简便，最重要还能降低整体成本。因为这个标准是很容易扩展的，因此它还能够适应未来的设计需要。自从2006年发布以来，JESD204这个标准目前已经推出了两个版本，现行的是B版本。

　　随着这个标准逐渐被转换器供应商和类似FPGA制造商等用户采用，它变得更精确，同时也添加了更多的功能，这样又提高了它的效率和操作的简便性。这个标准适用于ADC和DAC，其最初的目的就是做一个基本的FPGA通用接口，或者也可以与ASIC一起用。

　　什么是JESD204？

　　在2006年4月，JESD204的原始版本发布。这个标准被描述为一个转换器和接收器（通常是FPGA或ASIC等设备）间的千兆位级的串行数据链接。在这个原始版本，串行数据连接定义为一个转换器或者多转换器和接收器之间的单独一个串行通道。在图一用图形表示出来。展示的通道是M数量转换器和利用CML驱动的差分互连接收器与接收器之间的实体界面。连接所展现的是转换器和接收器之间已确定的串行数据连接。帧时钟指定转换器和接收器的路径，同时给JESD204设备间的链接提供时钟。

　　通道的数据速率定义在312.5Mbps到3.125Gbps之间，其负载阻抗定义在 。其差分电压水平定义在0.72v到1.23V之间的普通模式电压，并声称有着800mv的峰间电压。

　　这个链接利用包含有嵌入式时钟的8b/10b编码器，从而就不需要额外布一条时钟线，同时也免除了带有高速率传输数据的额外时钟信号复杂性调整的麻烦。随着JESD204标准的逐步采用，改进这个标准去支持带有多种转换器的不同串行通道也就变得很有必要了，这样也更能符合转换器不断增加的速度和分辨率的需要。

　　这些共识在2008年4月促进了JESD204第一个版本的推出，这也就是我们熟悉的JESD204A。这个标准的初版提供了对带有多种转换器的多样串行通道的支持。通道的数据速率仍然保持在312.5Mbps到3.125Gbps之间不变，同时也保持一样的帧时钟和电气接口规范。这个标准还增加了支持多样化的串行通道的功能，这样就能够使带有高采样率和高分辨率的转换器满足3.125Gbps的数据速率要求。图2展示了添加到JESD204A版本中以支持多种通道的的附加功能。

　　尽管原始版本的JESD204和改进版的JESD204A标准相对于传统的接口有着更高的性能，但仍然缺少一个关键的要素。这个缺少的元素则是链接中的连续性数据的确定延迟。