带门控时钟设计的后端实现问题

自顶一贴，谢谢

看看report就知道啦，只是绕线之后才冒出来?cts阶段没有吗

不好意思，前几天有事，CTS阶段之前就有了，但是在CTS之后修hold的时候时钟修不掉

是真的需要检查的clock gating check吗? 如果跟Design确认不是，那可以设为False Path。

代码就是我自己写的，我个人认为这个hold修不掉也不会有影响，可能会使门控后的时钟第一个有效沿向后推一点，但不会产生功能错误。但理论上后端工具也是能修掉这条路径违例的。想问一下后端哪些clockgating是需要设置false path的?谢谢

我是这么想的，那既然cts阶段就有了，想必clock skew也很大吧? 可以考虑把这些gater的CK端在长tree时就长短一些，否则到了绕线阶段靠工具优化那还是蛮难的。