请教门控时钟的综合

是不是用
set_clock_gating_style 、insert_clock_gating还有compile -gate_clock
所有的门控时钟都能综合成latch based形式?
还有其他要注意的方面吗，有没有高手能说明一下

ddddddd

先要有库啊，库中要有ICG单元。

那是否有这个ICG单元，按照上面说的即可综合成门控时钟呢?

当然你的代码要适合插入ICG单元的风格。如果你要问是什么风格?
带有反馈的时序电路；
插入ICG是为了降低功耗，只有当位宽较大的情况下，节省功耗和面积的效果才能显现出来。

用set clock gate ?命令进行设置，它只会对含有ebable的时序电路插CG。该命令的设置含有： posedge cg type?negdge type,变量的DFFS组的bit-widths 多大才插入CG? 不是对所有的DFF都插入CG的，否则功耗未必降低。总之去查这个命令选项，很多，常用的就几个，然后 insert clock gate命令即可。看看跑的日志或看design vision电路图。
工艺库里面有专门的CG的。看lib 里面有说明这是clock gating cell 的。
以后的synopsys的dc工具，在compile 时候，有选项 -gate ，可以进行insert功能。
效果一样，干完活即可.
最好编个小的verilog 专门跑一下综合，看看就全明白了。恩，，/

库里面有CG单元的，在前段编写verilog时，可以调用CG cell例化使用。就像例化一个memory 或 or-gate一样。例化完了，到综合时候，把这些前段直接例化的instances-> set dont touch就行，综合就不会给动了。

门空写论文能写一打堆，干活 就搂住那及个命令。不要搞研究，要干活，做作试验/////！

学习了

学习了

insert_clock_gate 里有一个选项是regular_only 不知道这个怎么用

请问一下ICG单元是什么

学习了

学习一下