请问,ICC会默认balance有timing path的clock嘛？还是需要自己设置balance group？

请问,ICC会默认balance有timing path的clock吗?还是需要自己设置balance group?

顶

貌似不会，我刚接触一个项目，进pt看到了inter clock timing vio，skew蛮大的，感觉这东西得早点向designer确认，我后来都是硬垫buffer了，幸亏不太多。

话说我注意你id很久了

不会自动，要自己设

thank you for the replyI am learning
In your experience, do you always have to to fix the timing violation in PrimeTime?
Or there is some kind of guideline, when to send back the design to fix them in ICC?

我也是初接触，以我所见，如果是按照final做，一般都是PT修。不知道你们那边是不是ICC PT给不同的人跑啊，分得很细?我这边是ICC到PT到drc等都要负责的。

借楼问：
1.在cts时，如果想让插得inverter都插在ICG的后面以省电，具体怎么操作啊，是
set_clock_tree_exceptions -dont_buffer_nets 吗?
2.如果想让ICG跟它后面的reg放的近点，我看到坛子里基本上说的方法是加bound，能具体说说怎么加吗?

Thank you for the reply
Yes, I only handle ICC run and formal verification, PrimeTime is another group

话说，我也注意小编ID很久了
ps：会自动balance 相同group的时钟

哈哈,是嘛?
我刚开始以为是没balance好,是有latch setup violation。
想去优化latch timing path，我应该怎么用set_clock_gating_check命令? 是set_clock_gating_check -setup [get_pinsviolationlatch的ckpin]嘛?

不会自动

你说的latch 是 icg 吧?

对的,是ICG

妹子以前问过这问题啊，我看坛子里大家说的也就是你下面这个帖子里的方法了。
http://bbs.eetop.cn/thread-587894-1-1.html
http://bbs.eetop.cn/thread-401874-1-1.html

一下个人理解：
set_clock_gating_check -setup setup_margin，不用指定pin，让工具自动处理好了，反正这个命令要回到place
bound怎么加，我有一个思路,不知道有没有错：
foreach_in_collection icg [get_flat_cells -filter "ref_name =~*"] {
set icg_pin [get_object_name [get_flat_pins -of_object $icg -filter "full_name == *"]]
set icg_fanout [get_object_name [all_fanout -from $icg_pin -levels 1]]
create_bounds -name icg_bound_${icg} -dimension * "$icg $icg_fanout"
}

可以的