ICC 读入综合后网表报错
时间：10-02
整理：3721RD
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Compiling source file /home/eda/Desktop/projet1/simulation/modelsim/caculator1.v
Error: Verilog parser cannot parse the /home/eda/Desktop/projet1/simulation/modelsim/caculator1.v source file. (MWNL-047)
Fail to execute command
用quartus 综合后的网表，名字叫caculator1.v，想用ICC做布局布线，但是读入网表的时候老是报错，请高手帮帮忙
Compiling source file /home/eda/Desktop/projet1/simulation/modelsim/caculator1.v
Error: Verilog parser cannot parse the /home/eda/Desktop/projet1/simulation/modelsim/caculator1.v source file. (MWNL-047)
Fail to execute command
用quartus 综合后的网表，名字叫caculator1.v，想用ICC做布局布线，但是读入网表的时候老是报错，请高手帮帮忙
自己顶一下，我看别人的是sv文件，想问下.v文件应该也行吧
我也是同样的问题并且同样的网表同样的库同样的脚本同一个服务器在我的账号上报错在另一个账号上没问题