针对低功耗，加入门控时钟的formality验证

1.针对加入的门控时钟，setup设置：
verification_clock_gate_hold_mode any&none都试过了,但为什么verify通过了，仍有关于门控时钟的unmatch，有谁解决过这个问题吗?
2.在r&i design中都load了upf
1）不知道大家有没用过这个变量verification_force_upf_supplies_on ture ，我加入这个变量后（verify加或不加这个变量都能通过），但reference的unmatched点会少掉很多，不理解为什么加这个变量后，unmatched点会少这么多，望高手解惑
2）useerguide中有这样一句话，

，FM验证powerdown的情况，powerdown的情况该怎么验证?

同问，等高手解答！

1，如果imp netlist里面 的ICG的EN 信号接了1‘b0或者1‘b1（无效），就会产生mismatch ，这是正常的，只要最后的验证success

1. 门控时钟是否为综合时插进去的.这样一定会有umatch的。
2. powerdown 也不需要用什么额外的option，formality自己会有pattern模拟的

恩，是的，现在看来门控时钟的unmatched点是一定会存在的，和en信号应该无关吧?

1.是的，只要是DC自动加进去的ICG应该一定会有unmatch的，我想verification_clock_gate_hold_mode any&none这个命令应该是在FM Verify起作用吧，让其输入正确的测试矢量。
2.关键是我加入verification_force_upf_supplies_on ture 这个变量后相当于fm只验证poweron模式，这样会少掉若干unmatched的点，不明白这是为什么?还有fm如果验证powerdown模式呢?

unmatched 的点不清楚是什么东西。所以不好讲。但是这两个option不推荐设置。
powerdown模式，你什么都不需要设，fm自己会查。

Thanks for your sharing.