Partition的问题！
4核的DSP
木有什么partition的经验
更加悲剧的是，4个内核的网表是一起综合出来的...
请问，我该如何运用EDI，将这个flat的设计，变化成独立的block level，好让我规划好top之后，去meet内核的timing
然后，我可以将内核依次旋转90，180，270来获得4核的top
如果需要其他详细信息，请跟帖，我将一一解答...
求有partition经验的人指导一下flow！
MIM 更好做了啊， 做一个hard block就行了，
就是edi的标准flow啊， 比如partition ,pin assign , commit 即可，
看edi user guide
至于timing，就是在block io上往死里约束好了，顶层才好收敛
那我的网表是4核都在一起的，是不是要修改一下?！
如果4核的边界是完全一样的，可以直接用
在EDI里面从顶层开始打散到4核那层，把4核都拖到floorplan里面，按照partition flow走就好了，
最后做P&R时，只做一个核
据我从几家用ARM比较多的大公司了解，EDI做出来的CPU比不上ICC的快
陈小编大驾！
尽管ICC在一般设计上优于EDI，但是说到low-power和advanced node，例如ARM Cortex A-15都是用EDI工具做的吧...
周一我好好研究一下，现在还只是测试网表优劣的阶段...
想3月份投片，这让我这种马上面临毕业的人情何以堪啊...
因为工作的原因，接触了不少大公司，同他们的交谈和我自己的比较，都是ICC优先。
都可以吧， 工具都是无所谓的，关键看熟练程度
今天上午按照两位大小编的flow走了一下，基本搞定了...
后面的flow我应该能自己走到底了
一个人搞这么个4核的真是累啊...
想想都想吐...
赶紧毕业吧！
牛人呐，大硕还是老博?
毕了业干活更累！
在学校做的玩意，不过是走走流程，坏了也没什么大事
公司里面，搞砸了，直接就开人了
不敢称大硕，小硕吧...
就大硕吧，给俺小本留个地，哈哈
想搞个PARTITION的flow，求资料，最好是带例子的，谢谢
请教小编一个partition的问题。
Hierarchical的设计,使用 top-down flow,分3步（划分，块级执行，整合）完成设计。
然后 对于选定的block-level design，又分为2种design flow:top-down 和bottom-up。
我的问题是，对于block-level design，有必要再一次使用top-down flow吗，因为这样还得再次对block划分。
还不如在top-level,把该划分的一次性划分了，然后对每一个block-level design ,都使用bottom - up flow。
你好，我遇到了 fake MIMcell 的问题，请问该怎么解决呢?