soc encounter中partition是什么意思？

电路规模很大的场合，需要将版图分成几个partition，每个partition单独进行设计。

2# lyjren

谢谢啊，

top -> down flow

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hello,world！

一楼是正解~

学习了，谢谢

学习了，谢谢

学习了，谢谢解惑

2# lyjren 长知识了

学习...

It depends on Hier or Flat implementaion:
Hier Implementation, you partition your designs into some blocks(phyical and logic match) so that each block can implement individually.
Flat Implementation, you define regions/groups to guide the placement to place the design based on your guideline.

14# juniper14211
呵呵，学习了

恩，是的！

谢谢分享

学习了

学习了

学习了！

學習到了 感謝大大教學

partition就是模块的意思，
block/module ,

就是把一个大设计分成几个小模块单独做布局布线了！

一开始就可以分成多个部分做?还是等floorplan做完后啊

学习了

学习。

partition是前端做还是后端做，如果是后端做，那么做的依据是什么?

su yu hierachical de flow

我来试着回答看看。
WHAT?
Hierarchical是:
第一，A design打裂成更小的sub-designs or partitions.
第二，The partitions分别placed and routed.
第三，The top level and partitions重组for top-level timing and SI分析before tapeout.
WHY?
1.Hierarchy对每个block更紧控制，因为边界定义好了。
2.你能消除data size的问题和工具能力的局限。
3.通过降低data size和实现Hier的同步并行设计，Hierarchy能减少设计时间。
4.你可以通过Geography和Experience，合理调配设计团队的结构，使每个design engineer各尽其用。
5.你会有更简单，更快，更独立的ECO support。
6.Hier可以reuse。

你回答得不错，我们做design的时候遇到的往往不完全是timing，power，size的瓶颈，有时候甚至是machine的瓶颈。比较大型的设计需要更大memory的服务器，更多的CPU，更多的电力，更多的管理人员和设计人员。这里面的成本就会不断增高。对于EDA tool来说，design的runtime也是客户衡量产品的重要指标。当然，我们仍然可以认为采用Flatten的设计比Hier的设计对于工具来说更加容易close timing，但是为什么仍然还要存在Hier flow呢?这就是受限于我们的软硬件设备，以及我们EDA 工具的性能，不得已必须拆分设计以提高设计效率和缩短上市时间。但是，边界的定义和划分又不断在影响着block和block之间的通信。如果还要再采用Low power设计，那简直就是对clock 设计的摧残。

这个问题一不小心说大了

回到Partition，这就是Hier flow的第一步。从chip level分割出若干个blocks，将它们进行partition，再save。save之后的dir里包含了一个top level和若干个block level，然后可以将这些dir指派给任意designer进行工作。 当block implementation之后，需要将每个block进行抽取ILM模型或者FlexILM等等。回到top level，将这些ILM模型specify给top，然后flattenILM，那么在top level就可以看到整个chip的全貌了。

那么为什么要用ILM模型呢?

有兴趣的童鞋，可以再开个帖子，来询问我。