请教，DC综合如何设置约束，让触发器到触发器之间的延时路径大于某一个值

如题，请教，DC综合如何设置约束，让触发器到触发器之间的延时路径大于某一个值是应该先设置set_fix_hold [get_clock $top_clk]
然后设置set_min_delay ? 后面应该怎么描述触发器到触发器之间的我想在DC阶段简单的约束一下保持时间，确保在足够长时间之后才传输到下一级寄存器

你是指从reg_a的ck端出发到达reg_b的D端，这一段的延时大于某个值?

恩恩，对就是这个意思