同一个master clock下的不同generate clock之间如何balance

如题。
手头有个design, 有3组generate clock 都是继承自同一个master clock，现在要求master clock 到3个generate clock点的latency skew最小。但是CTS的时候貌似工具只会修drv，但不会特别去balance，我现在的方法是报出master --> generate 点的path然后手动place cells,不知道怎么设置tool来自动实现?谢谢各位～

直接把generated clock到master clock之间的单元都拉到master clock port附近，generated clock之间若是需要balance，则将3个generated clock pin设为leaf pin，对master clock做tree，这样应该latency skew最小吧.

将3个generated clock pin设为leaf pin， 那么generate clock后面带的reg跟他自己balance吗?好像不太科学。

generate clock 和 master clock 天生就会做balance的吧?

应该得看generated clock与generated clock 之间 ，generated clock 与master clock之间是否需要balance, 这决定了是从master clock点做tree还是从generated clock点做tree。