hierarchical design中block的时序问题

hierarchical design 中，block reg2reg timing clean，和top合并后用PT看timing时，block内部timing（setup/hold）会不会发生变化，以及变化的原因?

仅仅重新做PT netlist不会发生变化，所以除非你的约束，包括时序和环境等变化，否则应该是不变化的吧。

同问啊，有谁知道吗?

有变化很正常的额，比如ocv的影响，就可能造成block 干净了，合到top又蹦出来了！

嗯嗯。应该有这方面的影响。

thanks for sharing！

请问，一旦遇到这种OCV的影响，应该怎么解决呢?是blockowner解决，还是top解决?具体解决的方法是什么? 另外也会受到SI的影响吧?

是有可能的，比如clock common path变化，比如边界cross talk影响，比如STAR RC变化，等等

一般是block owner解决，在block level sta的时候增加 timing margin (比如增加clock uncertainty等）. 如果留到top level 再fix的话就太麻烦而且耽误tapeout 了。