chip level时如何处理analog block的timing问题

想请教下各位，
在chip level的时候， 各个analog block的时序方面的问题，
analog block都是我们自己画的， 有些analog block里面还有我们自己自动布线的小的数字部分，
然后在top level的时候， 这些block怎么样去和我数字core的时钟去同步?
我之前都是购买的IP， 这些IP都是有相应的.lib文件， 这样， 在我们top level的时候，利用这些.lib文件去和我数字core的时钟去同步，
那么我的问题是不是， 解决如何生成analog block的.lib文件的问题?
我这么理解对么?
如果是我这样理解的话，
（1）嵌入式的数字部分的.lib是不是， 利用布线之后的网表和sdc文件， 在dc中， 直接生成.lib文件? 还是其他方式?
（2）analog block的.lib如何生成的?
谢谢各位大侠们！

考验模拟的版图功力了，某些走线在模拟版图里面走线就要匹配，尽量一样长，一样的绕线方式。top level的时候，应该可以不要lib，直接用lef就好。
要需要的话，对各个端口根据仿真结果，自己写个~以上仅是个人看法。不知各位大侠如何看

基本上就是那么做，ICC，EDI，PT好像都可以出lib

小编，问题解决了吗?我最近自己做实验时也遇到了这样的问题，以前都在ICC里做好每个block的design，然后再到virtuso里面进行版图拼接（加如适当的buf等数字单元），pad环单独做；现在想做整体chip级的design，每个小的design的lib不知道怎么生成，求赐教

Have a good job

ib生成主要是搞清楚时序关系，比如数字模拟接口需要什么样的关系，理解好了，就好写了，
然后套用一个模板，比如memory的， 把二维查找表填入即可，
具体看lib生成可以看 pt etm 文档， 或者 ncx，elc的东西，
analog lib基本靠手写的，pt etm也只是辅助，

请问下小编最终是怎么解决模拟的.lib库的问题的