请教后端大神布局布线后版图分布问题

请教各位后端大神，对于数字电路后端布局布线之后逻辑上相邻的触发器在版图中是如何分布的，比如通过Verilog写了如下代码:

1. reg[31:0] a;

复制代码

这个a变量对应的32个寄存器是如何分布的，或者大致是如何分布的，是相邻的还是可能会间隔比较远?
有相关书籍或者其他资料也请大神推荐！

原则上是很近的，但是如果你从SRAM读一个数据出来，写到这里，就有可能分的很开，因为SRAM的数据bus是分的很开的，这个应该不用担心的，靠约束就可以了。

谢大神，数据bus相隔比较远是防止干扰吗?你的意思就是如果这几个寄存器如果刚好是和数据总线相连的话可能比较远，其他情况下一般很近呗，另外是按行分布吧?reg[31:0]应该不至于生成一个4*8或者其他的阵列吧?