如何报出输出时钟的latency

我的设计如下：
PLL1--->|M\|--->div1--->DIGI_BLK--->IO ===DATA===>
|U |---
PLL2--->|X/|--->div2----------------->IO ===CLOCK==>
DIGI_BLK因为不同工作的原因，有两个时钟源，通过MUX得到。
DIGI_BLK负责向片外送出数据。
同时会有一个随路时钟送出片外，但这个随路时钟不是简单的使用DIGI_BLK的工作时钟，而是由div2得到，其频率为div1输出的1、1/2、1/4倍。且该“随路时钟”在div2产生后，便送出片外，在我的芯片内部没有作为时钟使用。
为了约束IO处的时钟、数据相位，我在div2的输出定义了2个generate clock。
我想报出从PLL1/PLL2到CLOCK IO的长度。

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