啥样的metal icc就会认为是fat metal？

如题，然后会用tech file里关于fat metal的rule 去约束?
ps:之前做一个项目的时候，
有许多fat metal 的drc

（signal 到宽的pg的spacing 要大于某个值，当它们平行的长度大于某个值的时候）

但是搞不懂，为嘛，routing时候，没有遵循tf里fat metal的rule。

tf file 里的rule 是怎样的， 一般粗的VSS / VDD 被认为fat metal

了解了，tf里定义的fatTblSpacing 有问题，不完整。

我遇到过edi里，same net，一粗一细并排走的情况，edi不报错
drc的时候要报sapce不够

我的ICC里也是这样的，我看了drc的rule 和 tech file ，因为在drc rule里，对于宽度和parallel 长度 分别大于某个指的时候，有更严格的要求，但是在tech file里没有这个要求，所以在icc里不报drc。
这种情况是不是只能改tech file?貌似pg net 和signal net 这样的drc 问题，用ndr routing rule也不太好设定吧?

rule 里面设定的space规则应该是不能改的,只能改tech，让工具不限时就按照drc要求去做。我就是这样改的。

下次改下tech试试