DC综合后的网表文件如何导入cadence 生成原理图？
时间：10-02
整理：3721RD
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各位大神：我之前用DC将verilog代码综合，生成了一个门级电路的verilog文件，我试着将它导入cadence，但是，只生成了functional和symbol这两个view。我用的工艺库是smic180，请问我的工艺库应该加在target library 还是reference library?
不要沉啊。求助！