DC多时钟设置

我的rtl级代码假设有两个模块，module filter1；和module filter2；fliter1的输出是filter2的输入。但是fliter1得时钟是3M,而fliter2得时钟是6M，这样最后综合出来propagated clk 时间就会比较大，请问该怎么改脚本才能解决这个问题呢?

filter2的时钟和filter1有啥关系?

两倍关系

这个回复不清楚，需要知道两个时钟的关系，包括相位、是否来自同一个源，预计APR的时间延时是多少?
而且综合的时候是不会设propegated_clk的，在APR及APR之后的时序分析才会用实际的延时。

我综合的时候是设置了一个set propegated_clk 。两个时钟相位一致，同一个时钟分频得到。预计APR的时间延时不清楚诶。

就是dc报告关键路径延迟的时候，路径一部分是由上一个时钟的输出到下一个时钟的输入，这段路径的propegated特别长，我

觉得这是由于路径跨越了时钟引起的。想知道怎么解决。

综合时不设propegated Clock，预估一个延时。也可以试做APR，再把时钟树的延时代入。
一个时钟产生的信号，到另一个时钟使用的时候，如果不需要关心什么时候到达，可以看做是异步时钟域信号，可以设False Path，或不同Group。
如果需要计算时序关系（这种设计对后端有特别要求，不推荐这样设计），需要限定两个时钟的延时，并把两个时钟都设定成Generated Clock。