请大家帮忙总结下关于时序和congestion 的优化方法

时序不好的可能原因，综合和约束，floorplan，place，CTS不理想，congestion导致绕线过长,小编需要看看log和report,查查真正的原因，对症下药。
congestion： 看看是哪些地方出现的congestion,分析原因，把cell推开或者重新place,或者撑大面积

希望大家踊跃发言，共同进步

绕线不通的话，首先要问问你做没做power network
做了的话，是不是过密
没做就看看std cell是不是太密集
其它原因就要具体分析了
小编可以发个截图上来
既然都绕不通，那时序肯定不好了噻！

用了几层metal呀?
啥样的floorplan呀?
上个图瞅瞅呗

有没有看过Congestion Map? 如果有6或者以上的值，基本上Route不出来的。
解决的方法，LS都说了。

感觉只要你在floorplan里面将std cell和总面积的比值控制在0.7左右，基本就不会有congestion，而且布线的时候软件也会优化congestion

大哉問..可以看一下legalize placement displacement的圖
看是不是有些cell被搬遠了, 或congestion map..
然後補個partial placement blockage

1、"legalize placement displacement的圖，看是不是有些cell被搬遠了“这个有什么作用?请问能详细说说吗?
2、congestion map..然後補個partial placement blockage，这个是不是由于congestion比较严重，需要把cell 拉开一些?谢谢

congestion永远是后端设计一大主题和碰到的主要问题之一，
原因有：
1）布线资源不够，比如metal layers太少
2）power打的太多，
3）multi-fanin cell太多，太密集，
4）过度优化，如hold fixing， 导致local density增加，
5）不合理的floorplan，比如一些channel区域的处理，一些blockage区域的处理，
解决方法有： 对应上面
1） 增加金属层次，当然你的boss会不高兴
2）减少power，不要打太多，根据以往经验和ir-drop分析的结果(当然最终还是人说了算）减少一些
power下面是不是不要放太多单元，设置局部blockage，partial density control
3）cell/instance based cell padding ,给这个区域降低利用率，partial blockage，density crontrol，
分析模块走向数据流， bound控制， 以及floorplan的调整，
4）控制hold fix margin，特别是postcts这一步，不能造成density过度升高； 增加一些必要的false path，不修假的setup violation，不增加不必要的buffer，
5）memory区域等打上soft blockage，不要让普通cell进来， channel好好处理，
以上最难处理的是第3）步 ，有时候要和前端配合重新综合，对一些high fanin cell的禁用，mux类型的选择等，和design相关的要和前端讨论，

小编大神

小编大人，第3步中的设置局部blockage，partial density control
和第5步中的memory区域等打上softblockage 具体怎么操作呢，或者相关命令 说一下吧 多谢啦

enc的话，直接在floorplan视图里点createplacementblockage的按钮画就行，需要什么类型的（soft、partial、hard）改改blockage属性就行了，当然用命令也可以，不过还要计算坐标，麻烦。

哦 找到了 多谢啦

1）阻塞在RAM（macro）之间：可能RAM之间的距离没有计算正确，可以加大RAM之间的间距；扭转RAM的方向，使得RAM的IOpin朝向更容易走线的那边；如果是多个RAM共用地址或者数据线，尽量把RAM的地址数据pin对齐

2）阻塞出现在RAM和帮助单元交界的地方：在RAM周围加一条halo（keepout）；把RAM放在四周，尽量把中间留下的空间变成方形；在有阻塞的地方加一些由小的placementblockage组成的矩阵
3）阻塞出现在标准单元的某一块：也可以加一些由小的placement blockage组成的矩阵；module/instancepadding；利用placement guide减少那块地方的标准单元个数；scan chainreordering也会改善一些阻塞；定义density上限；使用congestiondriven的placement，并且要求place之后做congestion优化；在综合是禁止使用那些pin太多太密集的标准单元(多半是那些复杂的组合逻辑单元)；请前端使用RAM代替触发器矩阵；请前端修改算法
4）应该尽量减少power
route占有的资源，谨慎选择powermesh使用的金属层，VIA的大小等。在detail route完成之后，你如果已经试了各种解决signalcongestion的方法，还有少量DRC无法解决时，可以考虑切掉部分power mesh

markyixia,tongjinbu

多谢各位大牛的总结