clock uncertainty基础问题

1）在陈小编的FAQ中提到： preCTS的setup： uncertainty = PLL jitter + 预估的clock skew，请问clock skew如何预估?

2）
查看晶振的IP，没有看到jitter的值。时钟频率为4~9MHz，请问jitter要如何设置啊?

1）你要是前端，就去问后端；你要是后端，就自己先做个简单的试试
2）这么慢的时钟，随便给个大一点的数，比如1/3周期

谢谢陈小编
我是后端新手
1）做个简单的试试的意思是?是指随便设个skew，去看时钟路径上插的buffer吗
2）PR中sdc的时钟频率设置为多少，是4M和9M的中间值?

跑一个postcts,报一下时钟的skew，搞定

您觉得这是我能说了算的吗?

hi,
answer to ur first question
1.yes uncertainty =clock jitter+clock skew
set_clock_uncertainty is the SDC command to declare the target skew for a design.
This is the constraint given to the PnR tool to build clock tree. The tool tries to honour this constraint by trying to keep skew within the said limit.
Also STA tools will use this instead of skew before CTS. It will subtract this value for setup analysis from clock path and add this up for hold analysis. Hence before CTS, as this is like a constraint, making this a bigger value will definitely affect the QoR.
Once clock network is built or in other words, set_clock_propagated is set to true, Skew is calculated from network and will be used and hence this makes no meaning for an STA tool when the input design has expanded clock.
While routing or post CTS optimization, the tool still takes into picture the target skew (for eg. the scenario of useful skew). Hence changing/tweaking will definitely impact the results.
2) i dont know the answer for 2nd question...but jitter is an unwanted noise we get from clock generator it is nothing but degradation of ur signal...

uncertainty也可以针对setup或hold单独设，目的各异

那uncertainty包含什么呢?今天有个学长解释的是jitter 和 margin，看了书，有点迷茫，那jitter和skew又算什么。有什么关系，。新手，概念东西有点崩溃

先这样难受着吧，慢慢消化，别急

在DC的手册上有看到说clock uncertainty = jitter + skew + margin。但是看了许多质料对margin的讲解甚少，，我也不是很清楚这是什么，。
关于jitter，
这是时钟抖动。假设有一个外部OSC，周期为10ns，下降时刻为5ns，上升时刻为10ns，当然这是理想的。但实际的OSC都会有小的误差，比如说时钟上升时刻可能为10.5ns，这个jitter指的是0.5ns的时间误差值。
关于skew，
讲的是时钟到不同寄存器间的时间差。理想情况下skew=0，即时钟的上升沿到每一个寄存器的时刻是一样的，但实际上这是不可能做到的。假设时钟树的延时为3ns，那么时钟上升沿到达寄存器的时刻应该为13ns，但做CTS的时候不可能那么准，如果时钟上升沿到regA的时刻为13ns，到regB的时刻为13.2ns。这个skew讲的就是这个0.2ns的时间差值。
关于margin，
以下是Wikipedia里的答案。
Timing margin is an electronics term that defines the difference between the actual change in a signal and the latest time at which the signal can change in order for an electronic circuit to function correctly.
以下是我的理解，可能有误。
我认为这是时间富裕度，假设外部OSC周期是10ns，你的电路也是按照100MHz的时钟来设计的，可是由于生产工艺的偏差（也可能是综合工具的误差），，芯片最终只能运行到99MHz。这就要求你在设计的时候考虑到要给时钟留一点余量，以确保你的电路可以运行到100MHz的时钟。

clock_latency呢?它又代表什么呢?

Fantastic answer！