关于spare cell

Foundry提供一种服务，允许客户在量产工艺加工进行到某个阶段的时候，让部分wafer暂时停止，而部分wafer继续加工。

这样的话，客户可以在加工到poly层时（后面的金属层还没有做），停止大部分wafer的进程，而让少量wafer继续加工到完成，然后对这些已完成的wafer上的die进行测试，如果发现有功能或时序上的问题，就可能通过预先布在die上的 Spare cell来解决。

只是改动几层金属层光罩就可以完成std cell重新连接，而不用改动std cell的布局（要改poly层之前的所有光罩）。那些暂停加工的wafer这时就可以用新的金属层光罩往后加工，于是在silicon和光罩两方面都降低了成本。

有时为了验证重连金属是否真的能解决问题，会在前面提到的先一步加工完的有问题die上进行FIB（Focus Iron Beam）操作，能够在不影响其它金属布线的前提下，打断有问题的金属连接，建立金属连接到合适的spare cell上，然后在测试die，如果再没有其它问题的话，就说明之前的金属重连接方案是可行的，这时再重新做金属层光罩就会更有把握些。

然而要能进行FIB就必须在tapeout前对spare cell的金属连线方式做特殊处理。一般我们都把spare cell的输入输出端逻辑上接VDD或VSS，这样在后端工具自动布线时就会将spare cell的输入输出pin接到临近的VDD或VSS rail上，而rail是metal 1，对于FIB而言，这个连接太深了。为方便更改连接，还是应该让从spare cell输入输出pin引出的金属线连接到顶层金属层上。

Good！
where this come form?

lz说的非常好，但是FIB来验证时序或者功能是非常困难的，一般很难实现。因为FIB的连线寄生效应非常大，其线宽及厚度都难于与实际的连线比较。
有些foundry能提供专门的ECO lib cell，这些cell的input output都已经引到顶层，当时大部分大陆foundry都没有这些cell，需要设计者自己来定制了

困扰很久了，谢谢分享

请教各位,输入输出都连到VDD或VSS上吗?
1.为什么我让encounter做时,只连接了输入,而不连输出呢?
2.把端口跳到顶层,怎么实现呢?工具自动连接大部分就M1,M2了

spare的存在怎么进行calibre的LVS验证呢?

this maybe from worker of some company

困扰很久了，谢谢分享

谢谢啦，学习了

谢谢分享。

谢谢分享宝贵的经验！

好帖子，感谢LZ

原来还可以这样。学习了

怎么没有人回答啊?求解答

位置不一样，最好再布线后撒，在需要的逻辑附件放,才可能用得上，不然Timing基本没戏

这个问题也没人回答

绕先后输出verilog网表包含一些你想要的physical cell就可以比较全面的进行LVS验证了

学习了

请教一下：encounter的时候，有spare cells和spare instances，这两个有啥区别?

虽然已经是老帖子老问题了，不过考虑到可能还会有后来人迷惑，这里我就说说我的看法。
1. spare cell 做LVS的问题，这个应该不是问题。做LVS的网标是从加完spare cell后的design中抽取出来的，里面本身就包含了spare cell的信息，再和版图做比较。并不需要做什么特殊处理。
2. 关于为什么只接输入不接输出的问题。加入输入输出都接高，对于与非门会出现什么后果，Z=AB的非，A=1 B=1，Z=0也就是地，但输出接了高。明白了吧，因为不清楚spare cell的器件类型，万一输出接的电位与其逻辑电位不同，就会造成短路，所以我们一般会将spare cell悬空。为了防止工具优化掉，还要加上dont_touch属性。
以上是我个人看法，如有问题，欢迎大家一起讨论。

说得相当好！想请教下，怎么把sparecell 的输入用高层metal连到VDD呢?一般默认是只用metal1的。

试试自己贴孔，抽fram

没看懂您的意思，请详细说说。
这里猜测一个方法，可以使用脚本，在每一个spare cell周围包一圈routeguide 只允许走高层。

自己改一个cel出来 孔打到高层 抽fram

好复杂啊，那么多种sprae cell，全部改了?

good. if spare cell + filler cell =gate-ring cell , that is better.

如果是FLIP-chip用FIB就不行了吧 那遇到FLIP-chip该咋办?

学习中~