verilog代码DC综合的问题（verilog code design compilar）
时间：10-02
整理：3721RD
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always @(posedge clk or negedge rst)
begin
if(！rst)
counter2<=0;
else
begin
if(counter2==49)
counter2<=0;
else
counter2<=counter2+1;
end
end
always @(posedge scl)
begin
counter2<=0;
end
以上代码在做DC综合时总是报错：如下
counter2[5] or a directly connected net is driven by more than one source, and not all drivers are three-state.
counter2计数器的每一位都报同样的错，以上错误是counter2计数器的第5位报错。
请高手指教，怎么修改以上代码，但是功能不能改变。
begin
if(！rst)
counter2<=0;
else
begin
if(counter2==49)
counter2<=0;
else
counter2<=counter2+1;
end
end
always @(posedge scl)
begin
counter2<=0;
end
以上代码在做DC综合时总是报错：如下
counter2[5] or a directly connected net is driven by more than one source, and not all drivers are three-state.
counter2计数器的每一位都报同样的错，以上错误是counter2计数器的第5位报错。
请高手指教，怎么修改以上代码，但是功能不能改变。
问下前端版，
不要在 不同的always内部 对同一个变量进行赋值...
我想问你，如果clk的上升沿和scl上升沿同事到来，那么是给count2自加呢，还是置零?明显的错误、、
谢谢各位
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