DC综合的错误：Invalid delay direction for port

约束的脚本
set_output_delay -clock 007_clk $CLK_PERIOD SFR_WRITE_EN*
结果的错误
Error: Invalid delay direction for port 'SFR_WRITE_EN[14]'
搞不清楚是什么原因，好像是clock 定义错误，怎么改正?

'SFR_WRITE_EN[14]'是input port ?

input，output没有设错，这是其中的一个错误，还有另外几个，input、output都有

输入输出的方向弄错了

呃，不是吧，我之前两种方向都试过了，难不成是 verilog文件有错? 有意思的是，这些错，都具体到了端口的某一位【14】或者【7】

我遇到过，用通配符表示的端口可能有部分不一致的。可以检查下verilog，对比下端口

在你设置set_output_delay的时候，后面的output端口错误。

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