求助，加入DeCapFiller的逻辑设计为何过不了LVS

最近一个设计：
route和timingOpt之后，做了两个分支：
1.设计的剩余空间插入DecapFiller；DecapFiller在std的手册上描述为mos电容的连接方式
2.设计的剩余空间插入普通Filler；
两个设计导出的两个gds分为为DecapFiller.gds和Filler.gds；
1.两个gds做lvs检查为何只有Filler.gds的设计可以通过lvs?
2.从报错的情况来看,加了DecapFiller的lvs错误内容为：Layout中的instance数量和Source中的instance数量不一致，差别就在Layout中有DecapFiller但是Source没有。Source网表都是由Encounter导出的网表Verilog然后v2lvs转化得到的CDL网表。
3.是否需要修改CDL网表，

子层decapcell的 cdl有吗?top层的decap cell也需要定义pin的连接，同std cell一样对待

导出的verilog网表中没有filler的inst。所以做v2lvs后，没有在设计的cdl中有这样的Decap的inst。
总之就是这些Decap在encounter导出的verilog网表中没有任何信息，所有导致source也咩有这个信息。
后来我看了lvs报告的内容，在cdl中的top 层下加了两个mos的spice信息，过了lvs。

要在spice网标里面添加两个mos因为用的decap是mos电容，相当于是layout里面有两个mos，但是source没有，所以添上两个电容，并且改掉W 和L 就可以了

从encounter导出的网表没有decap可能是你导出来的是logical netlist.
做LVS需要从encounter导出physical netlist （包括了physical device 和power/ground).

手动在top cdl里边加decap会很麻烦。
通常decap数量会很多。还是用encoutner output physical netlist方便些。

怎么加的呀，我也遇到了，过不了LVS

可以分享一下encoutner的安装包吗?

saveNetlist filename -includePhysicalcell {cellName}
这个语句就可以