数字电路如何利用PT生成需要的timing模型lib文件

extract_model -library_cell -format lib -output xxx

谢谢！

please check the extract_model command.
For the hdp design, we use it.

同问，设计一个IP，有spef，有网表，如何生成.lib?

就是pt的staflow啊，
read_verilog
source $sdc
read_parasitics
report_timing
extract_model出 lib file

extract_modelfor the block model

有没有详细的说明?

pt user guide里面有： modeling methodologies

是可以的，好像可以提取模型

40.STA里面有专门出lib的操作，gmake -f ../design.pt lib_postroute_*
需要spef/.v

生成的lib文件中， RST　port 上与clk相关的recover_rising timing查找表 显示：“nan nan nan nan”...如何解决?

ding

12楼的问题有没有人回答一下