关于纯数字电路lvs的问题

当然 需要 。做lvs又不 麻烦，做一做有啥关系呀

strivenbu兄，您好，我能不能告诉我纯数字电路的lvs的过程应该是.gds的版图文件和哪个.v的网表比对吗?

综合后网表

。小心被误导

真是被楼上的几位吓着了。数字也好，模拟也好，流片之前ＬＶＳ是必须要做的，不可能靠人眼一个晶体管一个晶体管的去检查，LVS = layout versus schematic，为的是保证版图实现和电路原理图一致。不是什么verilog和schematic的比较，那个你可以做LEC（logic equivalence check),有candence的Conformalｈ还有synopsys的formality可以做.

你好，你说的要做LEC是对的，谢谢你的提醒，但是，你说的数字电路的ＬＶＳ是．ｇｄｓ文件和谁比对呢?

.gds VS. .cir/.cdl (schematic extracted netlist, i.e. spice netlist)

不做LVS的话，你的boss会让你去流片?

lvs每一步都需要。

哈哈，当然需要的，必须的

是layout和PR后的带pg的网表进行比较。

xiexie, who can tell me the way?

几年前的帖子都翻出来了都 .....
导出.v的网表先 在导出gds（就在这步骤用map转了或者导入的时候转，建议这个时候转了）..把转后的gds导入到virtuoso中一个新库中。这个时候是没有地下的cell的，你可以吧stdcell的gds也导入到这个库中或者在导入到新库的时候关联下stdcell库也可以（关联的话你得把stdcell的gds先导到一个新库库中）...... 这个时候的gds搞完了 注意label对不对...这个时候在用v2lvs把你前面导出的.v的网表转成cdl的形式...这个时候.cdl和gds都有了 就可以lvs了......
v2lvs要是不会用就上网查吧，很简单的一一说出来得打很多字额....我挣几分真不容易啊！

一定要做

学习了，昨天还在纠结怎么做LVS，谢谢

.gds 和 .cdl文件做LVS验证，我们是这么做的。