LVS时well-tap问题

大家好，我现在在使用UMC的65nm工艺做设计，在他们提供的application note中要求要添加well-tap单元。
根据要求。我在EDI中使用addWellTap命令添加了well-tap。我使用的是不带VBP和VBN这两种bias pin的normal well-tap cell。
之后我跑calibre LVS的时候出现了不匹配问题，如下图列出两个cell的问题：

这些出问题的cell是standard cell，我查看了standard cell的cdl网表，发现里面的cell定义都含有VBP和VBN管脚。
问题应该出在这里。
所以，我需要在LVS用的spi网表或cdl网表里添加什么语句，让工具认为VBP和VBN分别连接到VDD和VSS吗?

.global VBP VDD
.global VBN VSS
试试?

不行。
我的问题是，我在P&R之后的版图里的cell找不到VBP跟VBN管脚，saveNetlist -phys之后导出的.v文件也只有VDD跟VSS的定义，没有VBP跟VBN的定义。但我在spi里面include的cdl文件里面，每一个cell的定义里都有VBP跟VBN的pin。这个cdl文件是vendor提供的标准单元库的lvs netlist

改成VDD VSS就好了
或者equiv掉

*.GLOBAL VDD VSS
*.GLOBAL VBP VBN
*.CONNECT VBP VDD
*.CONNECT VBN VSS

我以前测试过，有的工艺即使你把VBP和VBN改成VDD和VSS也没用，他为了专门定义NW和PW的电位才加的这两个PIN，所以你用我上面说的方法试试行不行

五楼的差一点就正确了:
.GLOBAL VDD VSS
.GLOBAL VBP VBN
*.CONNECT VBP VDD
*.CONNECT VBN VSS