一个关于low power关断设计的问题

lib里面提供了两种power gate，一种是它自带tap，连到常开电源，用这种的话关断区域也需要使用连到常开电源的tapcell，这样会用掉一些绕线资源， 还有一种是不带tap的power gate，这样我就可以自己加tapcell ，让它连到关断电源上而不占用绕线资源，但是不知道这种方法有什么缺点?

为什么每次问问题都没人回答我

要我肯定用带tap的，pg一般都自带tap的，啥工艺啥库

gf28 的，关断区域没有常开电源，只有power gate上有，power gate是每隔200um才加一竖条，但是tap是要求116um加一个，因此如果用带tap的power gate，那么所有的tap都必须连到常开电源，lib有一种连到常开的tap是有3个pin的，是要工具绕线才能连到常开

为什么所有的tap都要连接到常开的电源呢

因为power gate的nw是连到常开的，你关断区域不连常开就有sconnect
刚仔细看了下文档，有个地方写了power gate的nw必须连到常开上，那关断区域也要画常开的power了

他们的well是连到一起的么

是的

哦，好吧，那就不知道了，我做的gf28是分开的

gf28的库应该是arm的吧，
power switch的nwell通常是分开的（tsmc的库)，即3段，左边和右边的和关断区的stdcell nwell相连接，
中间一个是pmos自己的nwell，通常是常开的，因为要实现控制作用，
关断区的nwell在关断的时候无所谓tap与否了，除非要retention，iso，aon，都接自己独立的nwell，
和关断区nwell保持1um以上的间距，
arm的库没玩过， 各个结构不一样的，
你200um打一条strap，太稀疏了吧， 纵向间距多少， 一般power switch array阵列和tapcell差不多的，
不会查太远，
至于常开nwell的tapcell 主要是用于retention区域的偏置，或那种nwell不分开的区域，
如果是nwell分开，不需要这种单元的

你是物理隔开的吗?

非常感谢！
我以前也只做过tsmc的，以前tsmc的都是400um才加一列，不过tsmc的power switch大一些

arm gf28 的power switch 就一个nw，没有像tsmc那样分开的，如果要和关断区域分开 就只有物理隔开了，貌似也挺麻烦的，还要占掉不少空间

物理隔开 就是隔离些keepout distance即可，2um左右

sorry，可能咱俩的不一样，我的mtcmos打开gds看nw是分三段的你的要不是这种情况我就没遇到过了

so complex