unsigned to signed assignment occurs
时间:10-02
整理:3721RD
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大家好,我在用dc进行逻辑综合时,出现“unsigned to signed assignment occurs”警告,这种警告严重吗?是不是必须修改rtl代码啊?
感觉挺严重的,和绕口令差不多
有时候rtl用此类写法的仿真效率比较高,算法设计也比较简单,但综合工具会报出warning代表工具对此的处理不够有保证,最好是能够将网表再次进行仿真,确保无误即可
之前也有遇到过,如果有这样的WARINING,在compile的时候可能会出现问题
这种问题修改rtl
我在dc综合时也出现了同样的警告,请问一下这个问题该怎样解决,修改rtl代码时,应该从哪个方面下手?
这个warn就是提醒,有符号数的变量被赋值给了无符号数的变量,或者是倒过来。检查一下代码,看是不是设计上所要的,还是说在写代码的时候遗漏了signed或是unsigned的定义。