formality比较ddc和gate
时间：10-02
整理：3721RD
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客户给出了一个IP的DDC文件，在综合时直接读入该ddc，写出whole chip的netlist文件。
在做formality时，将我们设计的RTL和客户的DDC读入作为ref，将综合出的netlist做为imp，
进行到verify时，总是报如下错误：
Error： The reference container has DDC design (s) with unmapped operators. (FM-396).
另：为了检查客户的DDC，用dc_shell读入该ddc后，直接写出verilog文件，可以看出是gtech格式的，包含
GTECH_OR2, SEQGEN, SELECT_OP......。怀疑是用到了DesignWare的内容。是不是在formality时需要设置参数啊?
请大拿指点迷津啊！
在做formality时，将我们设计的RTL和客户的DDC读入作为ref，将综合出的netlist做为imp，
进行到verify时，总是报如下错误：
Error： The reference container has DDC design (s) with unmapped operators. (FM-396).
另：为了检查客户的DDC，用dc_shell读入该ddc后，直接写出verilog文件，可以看出是gtech格式的，包含
GTECH_OR2, SEQGEN, SELECT_OP......。怀疑是用到了DesignWare的内容。是不是在formality时需要设置参数啊?
请大拿指点迷津啊！
最好map(compile)下吧， 否则就是gtech格式的
您好，问题解决了吗?
我看error 提示的应该是没有读入这个IP的db(库文件)吧
小编，上述问题你解决了没有?能否告知方法。谢谢
能否告知方法?