关于cdl和verilog导入cadence的symbol问题

我需要将ICC之后得到的gds导入cadence中，做lvs。
我的做法如下，
1. 将工艺厂提供的数字库的cdl导入，得到数字库的schematic；
2. 由于工艺厂没有提供数字库的用于cadence的symbol，所以用数字库的verilog导入symbol。但是，如果选择声明有电源地的.v文件，那么导入candence时，填的global的power和ground就会在symbol上生成两个全局的端口（如VDD！和GND！），这两个端口跟schematic中电源地端口不符。
3. 在此基础上，导入ICC生成的icc_pg.v(ICC生成的带电源地的.v文件)，由于调用的数字库的端口不对应，因此无法得到工程的schematic。
在数字库的器件较少时，可以在cadence中，一个个的生成数字库中每个器件的symbol，这样得到的电源地端口与shematic中是一致的，但器件太多，就太繁琐了。
因此，我将数字库的cdl中的电源地改为VDD！和GND！；然后，用数字库的无电源地的.v导入cadence，生成symbol；得到的symbol没有电源地端口；接着，导入ICC生成的icc.v（不带电源地的.v文件），从而得到初步的shematic；最后在工程的shematic中添加VDD！和GND！两个pin，再生成工程的symbol。
layout上，将电源地分别打上VDD！和GND！的label。
将layout从cadence中导出成新的gds，结合工程的cdl做lvs，发现gds中没有VDD！和GND！两个端口。难道说layout导出为gds，全局的VDD！和GND！不认?
各位大侠有啥好用的方法来生成数字库的symbol?

做LVS需要这么繁琐么?
直接v2lvs不行么?
如果你一定需要Schematic，那就另说了....

是的有更好的办法！