综合出的网表有assign语句（已解决）

DC综合后的门级网表里面带有assign语句怎么办?已经进行了下面的设置：set_fix_multiple_port_nets -all -buffer_constants
set verilogout_no_tri true
change_names -hier -rules verilog
检查了一下也不是dont_touch引起的，但就是修复不了，只能手动在门级网表添加buffer吗?
求助啊！多谢！

加上后再compile试试

可以了！之前的脚本里有compile -map_effort high这么一句，我还以为跟compile一个作用呢，看来还是不太一样啊……
谢谢了！

以及，刚刚发现compile的位置还很有关系。之前是放在几乎最后的位置，现在放到紧接着那几个语句后面，在那一堆约束前面，就可以去掉assign语句了，好神奇……

实际问题哇，值得借鉴

后端不介意有assign，尽管放马过来，

是吗?那就好。多谢小编！

大大，问一下，综合网表里有assign语句，导入网表后会报警告的 ：”It may cause problems in recreating hierarchical netlist." 这可以忽略的咯?

什么后端工具，哪一年的版本

Astro 2007，很老了。

astro那个年代也可以忽略assign的， 你往下做吧，不是什么致命的error不要停下

具体有什么区别吗 能讲一下U币 lz

加上之后综合，存网表之前，change_name下

为什么，我遇见了一次有assign的网表文件给ENCOUNTER，结果做完PR后saveNetlist **.v中也有assign，怎么着导出的时候把这个ASSIGN语句去掉呢，asign个数和前端给的网表中assign个数是一样一样的。

要通过“compile -ungroup_all”来实现，单纯设定上面那些命令还是无法去除assign语句，但是加了“compile -ungroup_all”就可以去除了。我现在遇到的问题是基于网表（没有assign语句）插入scan chan后又出现了新的assin语句，如何去除?

版大 问下为什么后端不希望出现assgin语句呢?

学习下