请教LVS 中global问题

标准单元衬底与井都没有直接连接电源或地。
在做LVS的时候，calibre认为standard cell不匹配，存在VPW VNW之类的问题。
是不是应该把VPW与VNW设置为GLOBAL,从而使工具就不去检查他们的匹配问题?

ps：另外对于有power down的design,power net应该如何定义。
比如现在有VDD与power switch之后的VDD_g,LVS怎么处理可以通过-----
请指教

什么工艺呀

你好，我对你的问题理解请参考如下：
标准单元衬底与井都没有直接连接电源或地。
在做LVS的时候，calibre认为standard cell不匹配，存在VPW VNW之类的问题。
答：你的意思是单独的标准单元的衬底与井都没有连接电源或者地，对么?这种叫做TAPLESS的设计，
单独标准单元的衬底在做LVS时不用做特殊处理，因为它是连接到VSS上面的，整个衬底都是VSS.
单独标准单元的井是通过在同一条ROW上的TAPCELL来连接的。在V2LVS的过程中，需要为每个STD调用的地方为其加入这个端口的连接。（ICC 出的Verilog里面没有这个端口）

是不是应该把VPW与VNW设置为GLOBAL,从而使工具就不去检查他们的匹配问题?
答：不能把VPW与VNW设置为GLOBAL,这样会使TOP LEVEL 多PORT。
同时在Multi domain时，导致井的连接错误

答：对于Power net 和Power switch后面的NET，不需要特殊处理。
而是需要你在STD 的 Spice 中不能使用 global VDD 这样的东西。
需要你使用包含VDD port 这样的spice,如下
需要的：
------------------------------------------
.subckt STD A Z VDD VSS
Xm A Z VDD VSS pp
.ends
------------------------------------------
不能用的
------------------------------------------
.global VDD VSS
.subckt STD A Z
Xm A Z
.ends
------------------------------------------

谢谢楼上，真详细，有些许明白----我去试试---

希望能帮到你，呵呵，我是专业做 Physical Verfication的

牛X，
的确是tapcell 引起的lvs问题，对于这种stdcell，单独做lvs都过不了的，版图上可以拼一个 tapcell，就能过了，
直接用spice调用就行了，或者.global VDDG 也行啊，只要写对连接关系即可

你好，我现在用的工艺就是标准单元的cell是不打到nw和sub中的，需要通过tapcell 来实现，那么我ICC的出来的verilog，经过V2LVS后··的tapcell信息是这种Xxofiller！FILL1！233 FILL1 类型，请问我需要怎么修改··才能让LVS过呢，也就是少了一个端口。谢谢！
Xxofiller！FILL1！233 FILL1
Xxofiller！FILL1！234 FILL1
Xxofiller！FILL1！235 FILL1
Xxofiller！FILL1！236 FILL1

请教一下哈，我的LVS报错， 我的标准单元我看什么都有。 衬底 NW PW都满足。这方面其实也不是很懂。我看井对应不上，我用的是SMIC130的工艺， 标准单元应该不会有问题吧。