不同VT addfiller
时间：10-02
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在同一个block中用到不同VT的cell，其中ulvt的width 超过了fill1的宽度，请问各位大侠有什么方法可以控制fill1添加的时候根据相邻cell的VT自动选取合适的filler呢?（试过fixDRC 和 doDRC 选项，貌似没有什么作用）
这个在icc里面用set_lib_cell_spacing_label 这些命令来控制
edi里面不清楚怎么搞， 什么工艺?现在这种rule用的很少了
smic 40nm 工艺，少部分用到ulvt cell，就发生在ulvt cell上；
哦，查查 ｓｅｔＰｌａｃｅＭｏｄｅ， ｓｅｔＦｉｌｌｅｒＭｏｄｅ 有没有相关选项