关于DC综合遇见的warning问题

Cells30

Cells do not drive (LINT-1)13

Connected to power or ground (LINT-32)16

Nets connected to multiple pins on same cell (LINT-33)1

Nets49

Unloaded nets (LINT-2)49

warning太多我就不粘贴出来了。下面是我DC综合的脚本。

analyze -format verilog dsp_0000.v
analyze -format verilog dsp_0001.v
analyze -format verilog dsp_fffe.v
analyze -format verilog dsp_ffff.v

analyze -format verilog Mon.v
# analyze -library DW02_mult_3_stag
# define_design_libDW02_mult_3_stag -path /home/soc_test/ss/dw/dw02/lib/dw02

elaborate Mon
current_design Mon
link
uniquify
check_design
set_wire_load_model -name smic18_wl10
set_wire_load_mode enclosed
set_operating_conditions -analysis_type bc_wc -max slow -max_library slow -min fast -min_library fast
create_clock -period 20 -waveform {0 10} clk
set_clock_latency 2.0 [get_clocks clk]
set_clock_uncertainty -setup 1 [get_clocks clk]
set_clock_uncertainty -hold 0.1 [get_clocks clk]
set_clock_transition 0.1 [get_clocks clk]
set_dont_touch_network [list clk]

set_driving_cell -cell BUFX3 -pin Y [all_inputs]
set_drive 0 [list clk]

set_input_delay 5.0 -clock clk -max [all_inputs]
set_output_delay 3.0 -clock clk -max [all_outputs]

set_max_area 0
set_load 0.2 [all_inputs]
# set_max_dynamic_power 0 mW
# link
# uniquify
# set_structure -timing true -boolean true
# compile -map_effort high -area_effort medium -exact_map
# change_names -rule verilog -hier
# set verilogout_no_tri true
# set_fix_multiple_port_nets -all
# write -format verilog -hierarchy -output Adder.v
compile -map_effort high -area_effort medium -exact_map
current_design Mon
write -format verilog -hierarchy -output Mon_test.v

望各位大侠解决我这些warning咋解决啊。后续还有一些warning，先一点点解决吧。哎。跪求啊

大神们顶起来啊，求解答啊，，，，

初学者 基本可以ignore 所有warning，直到碰到error再停下来研究，否则没完没了了，

噢，谢谢小编提醒哈。

建议man一下后面括号里的，DC会给你说怎么回事warning，并给出可能的解决方法。

我man了，但是DC说的没看明白，貌似是跟RTL有关，我想问下，您综合的时候遇到这些WARNING吗?这些warning属于正常优化还是会影响我综合网表的结果。我再仔细看看man 的哈。 谢谢你

肯定是遇见过的，基本上属于正常优化吧，作为一个设计者，尽管某些警告无关紧要，但你必须清楚这些warning是怎么回事，
比如lint-32就是报告一些引脚接零或者一。这些你必须check好，确定它确实该这样就OK了

好的。我再好好琢磨下