小白请教这样的设计能跑多快？

一个设计中，create_clock clk -period 20 -name CK [get_ports clk],其中clk port位于顶层，但是进入底层模块DFF clock pin之前时钟CK反相了（dc综合加了一个反相器，这个反相器是必要的），问题来了：在pt的setup报告中，launch clock 是rising edge，但是是从10ns开始的，capture clock也是rising edge，时刻为20ns，最后setup 的slack为-2，那么这个设计能跑的频率是按12ns算，还是22ns算?

确定是real path后，就按最差的slack算，

@icfb
gotit ，thank you！