chip level 一个问题，在fp阶段，如何能摆放模块的位置

假设有四个模块 a.vb.vc.vd.v， 每个模块都是一个module，(四个模块之间有数据流) ，最后还有一个top.v文件；

设计是top-down设计，所以 a.v(module A)b.v(module B)c.v(module C)d.v(module D) 分别单独综合；

然后在top.v文件,直接用 A B C D例化四个或多个 instance，最后再把top.v进行综合，综合完之后出一个netlist(top1.v) ；

不知道上面的理解是否正确?

如果正确，在ICC中，直接读入top1.v，然后开始fp，在fp阶段，如何可以控制每个模块的位置呢?比如我想让 A 这个模块在 B 这个模块的右侧，在C模块

左侧，用什么命令实现呢?

我理解错了，应该是a.vb.vc.vd.v综合完成之后，分别也要做后端实现，
出FRAM。出db 给TOP使用；

这样Top看到的a.vb.vc.vd.v 就像macro或者IP一样，就可以调整位置了 应该

随便吧，手摆下

恩 一般都是这样的

你也做过 hierarchy design吗?

嗯 不就这样么 然后top 仿时序

那也就是说：在top做layout时，其它已经做好的模块类似于“macro"，而那些真正的macro其实已经摆放进子模块中了，是吗?
如果是这样的话，比如我有十个module，在top做layout时，就有十个”macro“，那这十个”macro“之间就不会有层次吧?

那也就是说：在top做layout时，其它已经做好的模块(经过综合和icc布局布线之后的)类似于“macro"，而那些真正的macro其实已经摆放进子模块中了，是吗?
如果是这样的话，比如我有十个module，在top做layout时，就有十个”macro“，那这十个”macro“之间就不会有层次吧?

版大，在top阶段，做layout实现时，那些已经做过layout的子模块可以在top阶段被改变形状吗?应该不可以吧

第一个问题 对 就你说的那样
第二个问题 同一个层次切下来的，top 用的farm ba摆好了，有些逻辑会散在channel里place，

ICC中main window 有个hierarchy 菜单，可以层次化显示，不知道你用过没? 想问个问题