GDS导入后LVS通不过，layout比source多了4个port
MatchedMatchedUnmatchedUnmatchedComponent
LayoutSourceLayoutSourceType
-----------------------------------------
Ports:141440
Nets:191900
Instances:3300INV
2200NAND2
8800NOR3
--------------------------------
Total Inst:131300
o Layout Names That Are Missing In The Source:
Ports:N9 N11 N10 N8
o Initial Correspondence Points:
Ports:VDD VSS PAR[1] PAR[0] PAR[4] STATE[0] STATE[1] STATE[2] RST PAR[5] PAR[2]
PAR[6] PAR[3] PAR[7]
Nets:N9 N11 N10 N8
请教各位大侠
貌似大小写缘故
Layout Names That Are Missing In The Source:
Ports:N9 N11 N10 N8
把Net的名字当成ports来处理了
你把ports的打标再处理一下应该就没事了
1。换层
2，新建cell，只给ports打标
导出gds时，不输出net的name也可以解决问题。
不输出net的name是指
METAL1NET610
METAL1SPNET610
METAL1PIN610
METAL1LEFPIN610
METAL1FILL610
METAL1VIA610
METAL1VIAFILL610
METAL1LEFOBS610
NAMEMETAL1/NET610
NAMEMETAL1/SPNET610
NAMEMETAL1/PIN610
NAMEMETAL1/LEFPIN610
变成这样?
METAL1NET610
METAL1SPNET610
METAL1PIN610
METAL1LEFPIN610
METAL1FILL610
METAL1VIA610
METAL1VIAFILL610
METAL1LEFOBS610
NAMEMETAL1/SPNET610
NAMEMETAL1/PIN610
NAMEMETAL1/LEFPIN610
试了一下，还是一样的报错
换层的意思是?
METAL1PIN610
NAMEMETAL1/PIN610
换层的意思是
METAL1PIN610
NAMEMETAL1/PIN1410
其中61是tf里metal1的对应层数。141是metal1txt的
新建cell就不是很理解了?
利用rule中识别label只为top-level的特点
新建一个cell，调用gds倒出来的cell，然后在新cell中加label
这样保证lvs时，只能识别你自己加的label
笨招，供参考
其实，你的模块设计可以lvs时用ignore pins，只验证连接关系
谢谢楼上各位， 已经解决了
输出的时候不带内部的net name
或者ignore pins都可以
原来是多打了label的缘故，
有的时候 如果有virtual connect的需求，
或者版图上确实是不连接的，而电路上以为（或者说，做的人）以为是连接的，
那也会出现open 现象， 即layout多port的现象，
我也遇到了同样的问题，layout中有些net被看出port了，LZ如何设置不输出net name?
谢谢 很实用
igonre pins 会不会对后面的仿真有影响?