关于多时钟和多周期路径的setup check。
时间：10-02
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有这样一个多时钟多周期的setup check 问题。
这是一个是2：1的同步multi cycle的电路，CLK2的周期大约是CLK1周期的一半。
请问
Multi Cycle,在check setup的时候，是check A-B还是check A-C?
请不吝赐教。
做作业来了
如果你不设置的话，A－＞B
USER GUIDE上讲得很清楚。自己看要不了1个小时。
是的，默认的是A——B，因为这里的时序由第一个寄存器的有效时钟边沿到和它下一个最近的第二个寄存器的有效沿之间的时间来约束的。具体可以看静态时序分析
哪个严格 看哪个，比较复杂，其实
既然1楼多次说那是multi cycle，我认为就是在约束里面已经正确地set_multicycle_path
那么结论只有一个： setup check A-C
应该是setup check A-C
这个是同步电路吗?
A-->C啊
2 multi_cycle_path ， A---->C check setup