求教一个SpectreVerilog带SDF仿真的设置问题
时间：10-02
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在ADE中simulation的option选项的Mix Signal选项，这个Scope应该怎么填?还有就是Config怎么填写才对。
顺便问下，VCS中使能负值时序检查的参数是+neg_tchk，对应Verilog-XL里面是什么指令?求大神指导！
Scope 填 I0
Scope 填 I0