综合后与PR时序差异到底有多大？

各位，最近又一个项目，综合时设置wire load model为zero wire load，setup uncertainty设置0.4ns，hold uncertainty设置0.2ns。综合后分析关键path延时为7.75ns（已经考虑DFF的setup要求）。
芯片最终面积为13mm^2，但sram等IP占用了70%以上。
PR时却仅能做到100MHz（TSMC 90nm工艺）！

我的疑问是：
1）我设置的wire load model有问题?
2）一般情况下，TSMC 90nm工艺库综合和PR的时序差异有多大?
备注：我们的设计仅使用HVT的cell。

zero wlm没错，一般都是这么用的，但是margin不够，一般是clk period的30% ，
即你后端要跑8ns左右，你最好用5ns来综合，
如果是dcg flow，就不用这么大的余量了，但是90没必要用dcg，

小编有没有dcg相关是使用和特别要注意事项的资料啊，最近在做TSMC40的项目，想用dcg，但是苦于没有资料可以参考！

synopsis RM scripts，官网可以下载的，看看就差不多了，
28 的时候都可以用dc，就是加margin多加点就行了，dcg就那么回事，可能频率能提高一些

物理综合的话，时序差异主要来自时钟Latency反标精度和DelayCalculation引擎精度，比如DCT只能用elmore，但ICC就可以用AWE。
DC的话，时序结果没有任何参考价值，就是逗你玩的。

谢谢各位的答疑。我原来以为综合加个10%的余量，后端基本能搞定。