关于modelsim与power compiler的问题

最近在学习功耗分析，看了power compiler的datasheet，有个问题不太明白：
就是我用的verilog， 在modelsim中仿真时可以生成saif文件吗?
上面只讲了使用VHDL语言时，modelsim与snopsys的接口。

自己给自己顶...

modelsim仿真生成的应该是VCD文件吧，然后应该用VCD2SAIF把仿真生成的文件转换成SAFI吧，我记得是这样子的

樓上說的對若是有Verdi的話可以fsdb2saif 也許會更方便

好久没上论坛了，谢谢解答。

学习了，也正遇到这个问题

学习了，谢谢

这年头还有人用modelsim啊，太老了