DC综合子模块端口直连警告
时间：10-02
整理：3721RD
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用DC对设计进行综合，读入RTL代码以后，link成功。check_design发现有Warning：In design 'design_name', output port 'port_name1' is connected directly to output port 'port_name2'。请问这个警告是否能忽略（个人感觉不行）?什么原因?如何修正?
没关系吧， check_design的warning多着呢，慢慢看吧