高速时钟IO问题

请问大家用的数字电路中，如果clk输入是片外提供的，片上没有频率乘法器或者PLL，最高支持的频率可以达到多少。注意clk频率是指的方波频率。
不能支持高速clk的瓶颈在哪里?驱动能力?IO（ESD保护）?PAD?还是package?
如果不在乎时延呢?slew-rate会被破坏到多少?
以28nm的经验最佳。

通常的iopad 最多100Mhz左右，或者低于150Mhz，
特殊的clk iopad 可能可以支持的高些，速度主要是pad性能决定的
如果pad能输入稳定的1Ghz，还要PLL干啥， 还要pcb板级别的干扰太大，不容易输入高频的稳定信号
slew derate的比较厉害，还有SI 性能变差

感谢。现在问题是不会做/买不到/买不起PLL。
听说有种方法是PAD输入800MHZ正弦波，通过反相器产生时钟方波。这么做看起来不是很复杂。这样有什么问题呢?

pll还贵啊，几千~几万$ 而已，你tapeout fee都出的起，会买不起pll?
没玩过你这种方案，你可以试试