为什么我DC综合出的net interconnect area这么大呢

set_wire_load_model, set_wire_load_mode top都相应的设定了，但跑完DC综合，逻辑部分只有0.3mm2，但连线面积竟然达到了6.3mm2，是逻辑部分的几十倍，很不正常。是我哪里没有设置对还是别的什么原因呢?
望大神给予解答！跪求！

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面积后端说了算

了解。多谢小编解答！

Perhaps Wire Load Model is notcorrect.
What's the size of your chip? what are the options of WLM? Pick a smaller WLM if possible.