同一条时序路径, 后仿真得到的延迟比STA结果大很多，为什么

一条从外部时钟信号PAD输入，到内部寄存器CK端，到组合逻辑，再到另一个数据信号PAD输出的PATH.
输入PAD延迟一致，逻辑部分大了1.2ns (%6)，输出PAD延迟大了接近7ns (20%)。
STA工具是：Cadence ETS
仿真器： Cadence IRUN.
这是怎么回事?难道STA跟写SDF的延时计算引擎不是同一个?
请后端高手指点。

你是说ets和ius 看到的delay不一致?这设计到后仿真调试的方法了，
sta和sdf肯定是一个值，因为sdf是sta 工具写出来的
能把问题具体些么，看不清楚

是因为PAD的一个输入STA设的case跟仿真不一样！