跨时钟域时序约束

请教您一个关于跨时钟域综合的问题。先谢谢了！
在跨时钟域的时候，控制信号我用了synchronizer，但是数据信号没有使用，由控制信号保证，数据信号被采样时已经稳定。在sdc文件中我设置了synchronizer的input为false path。请问数据信号怎么约束?如果不约束为不会有问题?

通常同步以后，基本可以消除亚稳态的问题，
约束么，不用特殊的设置， timing报出来再看看，
可以check_timing看看完备性

谢谢了！
控制信号同步后采样基本可以消除控制信号和数据信号的亚稳态问题。而时序问题你的意思是不需要设置false path吗?我现在为了保险起见，数据信号在新的的clk domain也flop了一拍，然后把跨时钟域的信号都设置了false path，在false path上没有做任何逻辑。