请教DC的时候，应该如何处理hier层级关系

如题，我看手册上说的如果把整个design打平，那么各个module之间的逻辑会进行融合，有利于边界处的时序优化；但是打平太多的话，对于APR又有影响，timing和routing又会增加难度；
请问如何权衡利弊呢，大牛们，你们是怎么做的呢?

一般是flatten下面几级吧， 如果不控制，dc自动来，有时候也不一定好，
看ungroup 命令

小编你好，我用了ungroup -level 命令，层次n是最深层数减1，可是最顶层的某一个模块被打平，其他都是玩好的，这可能是怎么回事啊