微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > dc综合保持时间违例,求帮忙。

dc综合保持时间违例,求帮忙。

时间:10-02 整理:3721RD 点击:
我做的是超前进位加法器,用组合逻辑做的。保持时间slack为负该怎么解决?求高手指教!

保持时间在后端再进行处理,DC综合只需要考虑建立时间就可以了
个人见解!

是的,同意楼上的看法

综合的时候只要考虑Setup Violation,但是hold violation可以大概看看,是否有比较大的值,如果存在,看下sdc是不是有不合理的地方。

综合时不用考虑hold time违例,这个在layout的时候会自动加buffer来修复的。

加了buffer,可能setup时间不满足吗?
建立时间和保持时间的处理措施刚好相反

综合的时候如果留下足够的裕度,应该能够满足setup的

同意二楼的说法,不过要是hold time违例比较大,例如周期为40,Worst Hold Violation:19,这样不知道是不是也不用考虑呢?在布局布线时能不能修复好?

保持时间 综合阶段不用理会综合阶段 要求setuptime 必须满足时序保持时间到后端再处理通过插入buffer的形式

综合阶段只考虑SETUP TIME violation.对于HOLD TIME VIOLATION,通常不会很大, 如果很多, 可能的原因是constraint有问题. hold time violation放在布局布线后修复..

这个负值是违例吗

学习了,谢楼上诸位

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top