tapless工艺，多VSS，LVS过不了，

这两天看遍了论坛这方面的帖子，版图是tapless工艺，由于有IP，PAD，还涉及到了多VSS的情况，用的是SMIC65nm工艺
这两个问题怎么解决啊。
对于多VSS的情况，我按照论坛上说的，用SUBD把PAD和IP覆盖住但soft connect的问题还是有
我是这样覆盖的，蓝色的线就是SUBD层，不知道是不是覆盖不对。

现在 soft connect的问题集中到一个地方来了，之前是在分散的

然后还有tapless 的问题，这个帖子里面的方法我用过了，不太好使，http://bbs.eetop.cn/thread-439296-1-1.html
我在这个帖子里面看到（http://bbs.eetop.cn/thread-317187-1-1.html） “单独标准单元的井是通过在同一条ROW上的TAPCELL来连接的。在V2LVS的过程中，需要为每个STD调用的地方为其加入这个端口的连接。（ICC 出的Verilog里面没有这个端口）”

请问下怎么在V2LVS的过程中把这个端口加进去?我现在的V2LVS是这样的

1） 第一个问题，通常是覆盖整个IP区域，实在还有，但是不影响lvs，也就算了，
反正就是2个地的问题，不用care
2）tapless flow很正常， 直接*.global VNW VPW
*.connect VPW VDD
*.connect VNW VSS
即可，要把spice改下，tapcell本身不需要出现在spice里面，

多谢小编回答，我感觉我这有点问题，现在比对出来的结果，我是hier的方式比对的，标准单元都找不到VSS
不知道这是为什么

drc有啥问题没， latch-up ok?

latch-up真有问题，显示是macro里面的，就不知道怎么改了，准备先跑个LVS看看，结果就出现这些问题

先清理latchup

先清理latchup

不知道这个latch-up怎么处理，问题都是定位到了ram的ip里面。但是ip应该是没问题的。

单独对memory做啊，啥叫应该没问题

因为这些RAM都是用工具直接生成的，当作硬核放进去的，ICC布局布线应该也不会动这个核。如果真有错，那我也不知道怎么改了

arm
的compiler么，还是哪家的，按理说应该ok的，奇怪